본 기술은 클럭 분배기가 만든 서로 다른 위상의 분배 클럭으로 n개의 D플립플롭이 송신 데이터를 1비트씩 병렬 지연 출력하고, n개의 로테이팅 탭이 이를 서로 다른 순서로 순차 출력한 뒤 신호 합성기가 합성해 최종 송신 신호를 만드는 데이터 송신 장치입니다. 이 구조로 별도의 지연회로 없이 피드 포워드 이퀄라이저(FFE) 기능을 구현합니다.
송신 데이터는 채널을 통과하며 심하게 왜곡되기 때문에 지연된 데이터들을 pre·main·post 탭에서 증폭·합성하는 FFE가 쓰여 왔지만, 기존 FFE는 지연 데이터를 만들기 위해 지연회로를 사용해야 했습니다. 지연회로는 온도나 도핑 농도에 따라 지연 정도가 달라져 지터가 생기고, 이를 맞추기 위한 보상회로가 추가되면서 회로 면적과 복잡도, 전력 소모가 증가하는 문제가 있었습니다.
본 기술은 클럭 위상 차이를 이용해 시간 지연 데이터를 직접 생성하므로 지연회로와 보상회로가 필요 없어 지터 요인을 줄이고 회로 면적과 전력 소모를 낮출 수 있습니다. 각 로테이팅 탭에는 네거티브 피드백 방식의 선형 레귤레이터가 고정 전압을 공급해 탭별 증폭 정도를 제어 전압으로 조절할 수 있습니다. 고속 SerDes, 메모리 인터페이스, 칩 간 유선 데이터 링크용 송신단 IC에 적용될 수 있어 채널 손실 보상 성능을 유지하면서 더 작고 저전력인 송신기 설계가 가능합니다.
본 발명은 교육부의 200G Ethernet용 Electrical Wireline Interface 개발 지원을 통해 개발되었습니다.
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