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IBL-26-0696

열처리를 이용한 폴리사이오펜 박막과 금속 전극 계면 간의 접촉 특성 향상방법

등록일
2026-10-28
융점 초과 용융 후 서냉으로 금속 전극 접촉저항을 낮춘 P3HT 박막 처리

본 기술은 분자량 20~30kDa의 P3HT 박막을 융점을 넘는 300℃ 이하에서 완전 용융시킨 뒤 서냉하여 막대형 모폴로지로 바꾸고, 그 위에 금 전극을 증착해 박막과 전극 계면의 접촉 특성을 개선하는 방법입니다. 증착 금속의 3~10%만 박막 두께의 5~30% 깊이까지 침투하도록 제어하는 것이 핵심입니다.

P3HT는 용액 공정이 가능한 유기 반도체지만 낮은 전계효과 이동도와 높은 작동전압으로 활용이 제한되었습니다. 기존 열적 어닐링 연구는 주로 분자 정렬성 향상에 초점을 두었을 뿐, 탑 컨택트 구조에서 증착 금속이 박막 속으로 파고들어 생기는 계면 접촉저항 문제는 충분히 다루지 못했습니다.

본 기술은 일반 어닐링 온도가 아닌 융점 이상 가열과 서냉을 조합해 분자 배향을 엣지-온 형태로 바꾸고 결정성을 높여, 금의 침투량을 제한함으로써 접촉저항을 6.8~1.1㏁cm 수준으로 낮춥니다. 탑 컨택트형 유기 박막 트랜지스터와 저가 플렉서블 디스플레이 백플레인 제조에 적용될 수 있어 전극 증착 전 열처리 한 단계만으로 소자 간 계면 저항 편차를 줄이는 공정 해법이 됩니다.

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Key Features:
  • 분자량 20~30kDa, 융점 200~225℃인 폴리(3-헥실사이오펜)을 기판에 스핀 코팅하여 폴리사이오펜 박막을 형성하는 단계
  • 폴리사이오펜 박막을 융점 초과 300℃ 이하, 예컨대 240℃에서 10~30분 가열하여 완전 용융시키는 단계
  • 완전 용융된 박막을 서냉시켜 박막의 모폴로지를 막대형상 모폴로지로 변화시키는 단계
  • 냉각된 박막에 금을 증착하되 총 금속의 3~10%만 박막 두께 5~30% 깊이까지 침투시켜 접촉저항 6.8~1.1㏁cm의 탑 컨택트 FET 계면을 형성하는 단계

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본 발명은 교육부의 π-전자분자 기반 n차원 나노구조체의 전하이동 메카니즘 분석 지원을 통해 개발되었습니다.

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인천대학교
박영돈
문서
출원일:
2015-01-30
|
특허등록번호:
10-1653091
산업
반도체•장비
디스플레이
기술
반도체
전기전자공학
국가
Korea
패밀리 특허

N/A

제시 가격
정액가
4000000
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