전기기계 소자 패키지 및 이의 제조 방법

전기기계 소자 패키지 및 이의 제조 방법

본 기술은 전기기계 소자 패키징 기술에 관한 것으로, 반도체 칩 상에 높은 집적도로 삼차원 집적이 가능한 전기기계 소자 패키지를 구현할 수 있는 전기기계 소자 패키지 및 방법에 대한 기술입니다.

기존 전기기계 소자 패키징은 칩 면적 감소에 따른 성능 저하와 금속 배선층 손상으로 인한 구조적 불안정성 문제를 겪고 있습니다. 본 기술은 고집적 3차원 집적이 가능한 전기기계 소자 패키지 및 그 제조 방법을 제안합니다.

금속 배선층에 영향을 주지 않으면서 활성 영역을 진공 패키징하며, TEOS 기반으로 CMOS 공정 호환성을 극대화하고, 낮은 금속 배선층으로도 높은 집적도를 구현하며 기존 CMOS 공정을 활용하여 저비용으로 제조 가능합니다.

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Key Features:

• 희생층(Sacrificial Layer) 증착 및 제거 공정을 통해 전기기계 소자의 작동을 위한 미세한 공간(활성영역)을 금속 배선층들 사이에 형성
• 패시배이션층(보호막)과 차폐층으로 진공 밀폐하여 다른 금속층에 영향을 주지 않고 구조적 안정성을 확보
• TEOS(Tetraethyl orthosilicate)를 기반으로 하여 공정 호환성을 높임
• 다른 금속층에 영향을 주지 않고 특정 영역 내에서만 패키지를 제조하여 구조적으로 안정된 CMOS-NEM 재구성 로직을 구현

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본 기술은 한국연구재단의 모노리식 삼차원 집적기술을 이용한 CMOS-나노전기기계 하이브리드 기능전환형 논리 시스템의 개발 연구과제를 통해 개발되었습니다.

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